高阻态

数字电路里的术语

高阻态是一个数字电路里常见的术语，指的是电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响，和没接一样，如果用万用表测的话有可能是高电平也有可能是低电平，随它后面接的东西定的。

简介

在电子学中，高阻态（英语：High impedance）表示电路中的某个节点具有相对电路中其他点相对更高的阻抗。这个概念在三态逻辑、上拉电阻中有所涉及。在硬件描述语言（如Verilog HDL和VHDL）中，高阻态通常用字母z来表示。

基本知识

实质

电路分析时高阻态可做开路理解。你可以把它看作输出（输入）电阻非常大。它的极限状态可以认为悬空（开路）。也就是说理论上高阻态不是悬空，它是对地或对电源电阻极大的状态。而实际应用上与引脚的悬空几乎是一样的。

意义

当门电路的输出上拉管导通而下拉管截止时,输出为高电平;反之就是低电平;如上拉管和下拉管都截止时,输出端就相当于浮空（没有电流流动）,其电平随外部电平高低而定,即该门电路放弃对输出端电路的控制。

表示方法

高阻态常用字母 Z 表示。

典型应用

实例1

在总线连接的结构上。总线上挂有多个设备，设备与总线以高阻的形式连接。这样在设备不占用总线时自动释放总线，以方便其他设备获得总线的使用权。

实例2

大部分单片机I/O使用时都可以设置为高阻输入，如凌阳，AVR等等。高阻输入可以认为输入电阻是无穷大的，认为I/O对前级影响极小，而且不产生电流（不衰减），而且在一定程度上也增加了芯片的抗电压冲击能力。

三态逻辑

在数字电路中，三态逻辑（英语：Three-state logic）允许输出端在0和1两种逻辑电平之外呈现高阻态，等效于将输出的影响从后级电路中移除。这允许多个电路共同使用同一个输出线（例如总线）。

三态输出在寄存器、总线以及7400系列、4000系列等各型号的逻辑IC发挥着重要的作用，并常常内置在其他各种集成电路。除此之外，三态逻辑的典型应用还包括微处理器、存储设备、外设的内部和外部总线。许多设备提供一个OE（Output Enable）用于在低电平时才令输出使能，而在不使能时保持高阻态。

上拉电阻

当一节点所有相连的输出都处于第三状态（高阻态），它们对于电路其余部门的影响就被消除了。如果没有别的电路元素来决定其具体的状态（高或者低），那么其对应的电路节点会处于一种类似“浮动”的状态。电路设计人员经常使用上拉电阻以及下拉电阻（通常为1至100 kΩ）让这个处于三态的节点能有确定的默认逻辑状态，防止状态不定或感染噪声。例如，I2C总线协议（一种常用的设备间双向通信的协议）在两条通信线上使用了上拉电阻。当设备处于非激活状态，它们“释放”掉通信线并使它们的输出端呈现高阻态，这样使它们的高低电平不影响其他电路。当总线上所有的设备都“释放”掉通信线时，对输出目标电路的唯一影响就是上拉电阻将输出端的电平拉高。当一个设备需要通信时，这个输出端脱离高阻态，并使得通信线的输出端电平降低。这时，通信的设备利用此协议将通信的内容呈现在输出端上——这样将避免总线上一个设备驱动高电平而另一个设备驱动低电平的冲突。

PCI总线也提供了上拉电阻，但是它们要求在数个时钟周期内将输出信号拉高，为了使得高速工作成为可能，其对应的工作协议要求每一个连接到总线上的设备在至少一个时钟周期的时间里输出控制信号，然后才进入高阻态。这样，上拉电阻的作用只是在面对串扰的情况下，维持总线的信号。

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